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latch是时序逻辑吗，latch工作原理

在 Verilog 中用来暂时存放参与运算的数据和运算结果的变量。一个变量声明为寄存器时，它既可以被综合成触发器，也可能被综合成 Latch，甚至是 wire 型变量。但是大多数情况下我们希望它被综合 … Continue reading latch是时序逻辑吗，latch工作原理