一、posedge clk 在 Verilog 中，posedge 表示“正边沿”，一般指时钟信号的上升沿。常见的用法是在 always 块中使用： always @(posedge clk) beg … Continue reading posedge详解(@posedge的阻塞性)
一、posedge clk 在 Verilog 中，posedge 表示“正边沿”，一般指时钟信号的上升沿。常见的用法是在 always 块中使用： always @(posedge clk) beg … Continue reading posedge详解(@posedge的阻塞性)